File "source.v"

Full Path: /home/analogde/www/VERILOG/source.v
File size: 455 bytes
MIME-type: text/plain
Charset: utf-8

module up_down_compteur(control,clk,compteur);

	input control, clk;
	output [3:0] compteur;
	reg [3:0] compteur;
	
	always @ (negedge clk)
	if(control)
		compteur <= compteur + 1;
	else	
		compteur <= compteur - 1;

endmodule


module bench();
  
reg clk;
reg control;
wire [3:0] cnt_out;

up_down_compteur DUT (.control(control), .clk(clk) , .compteur(cnt_out));

initial 
begin
clk = 0;
#25 control = 1;
end
 
always #10 clk = ~clk; 

  
  
endmodule